Makalah Undangan di Seminar Instrumentasi Berbasis Fisika (Institut Teknologi Bandung, 22 Desember 2010)
Evolusi Devais MOSFET Menjadi NW/GNR FET dengan Kanal Nanokawat/Nanopita Grafena untuk Kinerja yang Lebih Tinggi
1Khairurrijal, 1Mikrajuddin Abdullah, 1Fatimah A. Noor, 1Maman Budiman, dan 2Mitra Djamal
1KK Fisika Material Elektronik,
2KK Fisika Teoretik Energi Tinggi dan Instrumentasi,
Fakultas Matematika dan Ilmu Pengetahuan Alam
Institut Teknologi Bandung
Jalan Ganesa 10, Bandung 40132
1E-mail: krijal@fi.itb.ac.id
Abstrak
Makalah ini mereview evolusi MOSFET yang semula berbentuk planar dan berbasis silikon. Ukuran MOSFET harus diciutkan untuk memenuhi permintaan sistem-sistem yang semakin murah, kecil, dan cepat. Devais MOSFET telah memasuki babak nanoteknologi sejak tahun 2000 karena panjang gerbangnya sudah menciut menjadi 100 nm. Geometri dan material alternatif untuk MOSFET diusulkan agar penciutan dapat terus berlangsung. Dua geometri alternatif yang telah diteliti yaitu NW FET dan NW VSGFET yang menggunakan nanokawat horizontal dan vertikal, secara berurutan. Material semikonduktor untuk kanal nanokawat juga sudah beragam di antaranya paduan silikon dan germanium serta paduan III-V seperti GaN dan InAs di samping silikon. Kehadiran grafena telah mewujudkan devais GNR FET. Kesemua geometri dan material alternatif tersebut ditujukan untuk menghasilkan MOSFET dengan kinerja yang lebih tinggi dari sebelumnya.
Kata kunci: MOSFET, NW FET, NW VSGFET, grafena, silikon, III-V, nanokawat
Abstract
This paper gives a review of MOSFET evolution starting from a planar structure and silicon material. The size of MOSFET must be scaled down to fulfill the needs of cheaper, smaller, and faster systems. MOSFET devices have then entered the nanotechnology phase since 2000 because their gate length have been reduced to be 100 nm. Alternative geometries and materials for MOSFETs are proposed for continuing the downscaling process. Two alternative geometries that have been investigated i.e. NW FET and NW VSGFET use horizontal and vertical nanowires, respectively, as their channels. Semiconductor materials for the nanowire channels also vary, including silicon, silicon-germanium alloys, as well as III-V alloys such as GaN and InAs. The presence of graphene, which has been very recently discovered, has realized GNR FET devices. All of the alternative geometries and materials are for the purpose of obtaining MOSFETs with higher performances.
Keywords: MOSFET, NW FET, NW VSGFET, graphene, silicon, III-V, nanowire
1. Pendahuluan
Devais mikroelektronik telah menransformasi dunia yang kita huni ini dalam empat puluh tahun terakhir. Rangkaian terintegrasi (integrated circuit=IC) yang dibangun oleh devais MOSFET (metal-oxide-semiconductor field-effect transistor) ada di manapun. Mulai dari telepon genggam hingga satelit, dari mobil hingga pesawat ulang alik, bahkan mainan anak-anak sekalipun tidak terlepas dari IC. Penciutan ukuran devais MOSFET yang menghasilkan sistem-sistem yang lebih murah, kecil, dan cepat telah memungkinkan beragam IC terus menembus apapun dalam kehidupan kita. Walaupun demikian, dahaga akan sistem-sistem yang semakin murah, kecil, dan cepat masih belum terpenuhi.
Penciutan ukuran tersebut telah memasuki babak nanoteknologi ketika panjang gerbang MOSFET telah menciut menjadi sekira 100 nm di tahun 2000. Penciutan tersebut terus terjadi hingga diprediksi akan mencapai sekira 10 nm di dekade berikutnya. Sangat disadari bahwa penciutan akan segera mencapai batas fisik fundamental yang tak mungkin lagi dilampaui yaitu dimensi atomik yang hanya sekira 1 hingga 2 angstrom atau 0,1 hingga 0,2 nm. Penciutan yang telah mencapai batas fisik fundamental dialami oleh oksida gerbang SiO2, yang ketebalannya yang tak dapat kurang dari sekira 0,7 nm. Oksida gerbang SiO2 telah digantikan oleh tumpukan (stack) SiO2/dielektrik dengan tetapan dielektrik (K) tinggi seperti HfO2. Di tahun 2007, perusahaan Intel telah merilis pertama kali prosesor Intel ® CoreTM2 Duo yang menggunakan technology node 45 nm. Devais MOSFET di dalam prosesor tersebut berbasis tumpukan SiO2/HfO2 dengan panjang gerbang MOSFET sekira 20 nm.
Ada berbagai upaya yang sedang dilakukan oleh para peneliti di seluruh dunia untuk terus meningkatkan kinerja devais MOSFET sehingga dapat memenuhi keperluan semakin murah, kecil, dan cepat serta melepaskan diri dari masalah yang dihadapi dengan penciutan ukuran tersebut. Makalah ini mereview penciutan ukuran serta rekayasa geometri dan material kanal MOSFET. Berbagai geometri MOSFET yang menggunakan kanal nanokawat (nanowire= NW), yang seringkali disebut sebagai NW MOSFET atau NW FET saja, akan dipaparkan. Secara khusus, MOSFET berkanal nanopita grafena (graphene nanoribbon=GNR) akan diberikan setelah penemuan grafena di tahun 2004.
2. Penciutan Ukuran MOSFET
Sebuah struktur transistor baru yang kemudian disebut sebagai MOSFET (metal-oxide-semiconductor field-effect transistor) ditemukan di awal tahun 1960 oleh Kahng dan Atalla dari Bell Labs [1]. Transistor ini kemudian menjadi pesaing utama dari BJT (bipolar junction transistor), transistor yang ditemukan lebih dulu, karena kemudahannya diintegrasikan di atas keping (chip) silikon menjadi rangkaian terintegrasi (integrated circuit=IC). Di tahun 1965, Gordon Moore, Direktur R&D Fairchild, menulis sebuah artikel tentang evolusi yang mungkin dari rangkaian terintegrasi [2]. Dari pengalamannya dan kemampuan industri membuat devais elektronika lebih kecil, ia meramalkan bahwa jumlah transistor di dalam sebuah chip akan bertambah sekira dua kali setiap dua puluh empat bulan. Sejak itu, pernyataan ini menjadi panduan bagi industri semikonduktor dan seringkali disebut sebagai hukum Moore. Lebih jauh dari ini, hukum Moore telah menjadi model bisnis bagi industri semikonduktor itu sendiri.
Di tahun 1972 Dennard dan Gaensslen [3] dari IBM mengembangkan teori penciutan MOSFET berbasis silikon. Mereka mendapati bahwa jika kuat medan listrik dari gerbang MOSFET dijaga konstan, reduksi dimensi linear MOSFET menjadi setengah semula mengakibatkan tegangan dan arus turun menjadi setengah dari semula dari semula serta daya direduksi menjadi seperempatnya. Ini berarti kerapatan transistor naik menjadi 4 kali lipat dan frekuensi kerja lebih tinggi 2 kali semula (namun konsentrasi dadah (dopant) juga naik 2 kali semula agar transistor bekerja) [4]. Untuk kemudahan reduksi dimensi lebih lanjut, sebuah teori penciutan MOSFET silikon yang lebih umum telah diusulkan [5] seperti dijelaskan dalam Gambar 1. Dengan pengembangan penciutan tersebut, teknologi CMOS (complementary MOS) berbasis silikon, yang dibangun dari MOSFET kanal-p dan –n untuk membuat sebuah gerbang logika digital dan kemudian menjadi basis elektronika digital sekarang, berkembang pesat terutama oleh kemajuan teknologi proses yang memungkinkan reduksi ukuran dan bukan karena desain devais. Dengan kemajuan tersebut, ukuran devais terus mengecil yang menyebabkan kerapatan devais dalam satu chip terus meningkat dan kecepatan devais terus bertambah serta konsumsi daya terus berkurang.
Mungkinkah devais MOSFET dapat terus diciutkan? Tentu saja mungkin hingga ukuran atom dan molekul yang merupakan batas fisik yang tak dapat dilewati lagi. Sayangnya, sebelum mencapai dimensi atom tunggal, penciutan devais MOSFET silikon sudah menghadapi beberapa masalah seperti efek kanal pendek (short-channel effect=SCE), reduksi ketebalan oksida gerbang, dan peningkatan daya stand-by karena reduksi ketebalan oksida gerbang tersebut [6]. Reduksi ketebalan oksida SiO2 hingga minimum 0,7 nm (ketebalan sekira 4-5 atom) agar tetap berfungsi sebagai insulator [7,8] dan juga daya stand-by yang meningkat pesat [9-11] diatasi dengan menggunakan tumpukan (stack) SiO2 dan oksida dengan tetapan dielektrik tinggi [12-17]. Devais MOSFET ini kemudian dikenal dengan MOSFET K (tetapan dielektrik)-tinggi untuk membedakannya dengan MOSFET sebelumnya yang hanya menggunakan oksida SiO2. Penciutan lebih lanjut atas MOSFET konvensional tersebut dengan tetap menjaga konsumsi daya mengarahkan kita mencari geometri atau material alternatif untuk kanal MOSFET [18,19].
Untuk mengatasi masalah-masalah karena penciutan tersebut, rekayasa geometri MOSFET silikon dilakukan. Penggunaan tumpukan SiO2/dielektrik K-tinggi menggantikan SiO2 untuk menekan daya stand-by. Penanggulangan masalah SCE (efek kanal pendek) dilakukan dengan merekayasa geometri kanalnya. Salah satu geometri kanal yang menjanjikan adalah nanokawat (nanowire) silikon. Kanal MOSFET konvensional yang berbentuk planar (bidang) seperti ditunjukkan dalam Gambar 2 digantikan dengan nanokawat. MOSFET dengan kanal berupa nanokawat semikonduktor tersebut dinamakan MOSFET nanokawat (nanowire MOSFET=NW MOSFET) atau sering disingkat saja sebagai FET nanokawat (nanowire FET=NW FET). Untuk kanal dengan nanokawat silikon (Si) seringkali disingkat dengan SNW MOSFET/FET (silicon nanowire MOSFET/FET) [20-22].
Dari sudut pandang sintesis, ada tiga faktor kunci mengapa riset tentang nanokawat sangat hangat saat ini. Alasan pertama adalah karena produksi massal semikonduktor nanokawat dimungkinkan dan sifat-sifat elektroniknya tetap tak berubah (reproducible) sehingga cocok untuk sistem VLSI (very large scale integrated circuit) [23-25]. Alasan kedua, material nanokawat yang diproduksi secara bottom-up ini memiliki ukuran yang terkontrol baik sekurang-kurangnya satu dimensi devais kritis, yaitu lebar kanal yang berada pada atau bahkan di luar batas litografi, sebuah metoda yang sangat penting dalam nanofabrikasi top-down [26]. Lagi pula, struktur kristalin dan permukaan mulus bersama-sama dengan kemampuan untuk menghasilkan heterostruktur radial dan aksial dapat mengurangi hamburan dan menghasilkan mobilitas pembawa muatan lebih tinggi dibandingkan dengan sampel yang dibuat nanofabrikasi lain dengan ukuran sama [27,28]. Alasan ketiga, integritas kelistrikan elektronika berbasis nanokawat dapat dijaga meskipun panjang gerbang devais FET terus diperpendek karena tebal (diameter) badan nanokawat dapat dikontrol dengan baik hingga di bawah 10 nm [29]. Ini adalah suatu hal yang sukar dicapai oleh MOSFET konvensional. Di sisi lain, dari sudut pandang devais, nanokawat silikon memberikan gerbang yang melingkupi nanokawat tersebut sehingga efek SCE dapat ditekan [30-32].
Tiga konfigurasi dasar yang mungkin bagi SNW FET diberikan dalam Gambar 3 [6]. Gambar 3.(a) adalah SNW FET dengan gerbang di belakang (back gate) yang memiliki urutan komponen dari bawah ke atas: gerbang (G), lapisan oksida planar, dan nanokawat silikon (Si). Dengan memberikan elektroda sumber (S) dan drain (D) di kedua ujung nanokawat Si tersebut, maka nanokawat Si tersebut berfungsi sebagai kanal. SNW FET dengan gerbang atas setengah silinder (semicylindrical top gate) seperti ditunjukkan dalam Gambar 3.(b) memiliki urutan komponen dari bawah ke atas: lapisan oksida planar, nanokawat Si, lapisan oksida yang menyelimuti setengah lingkaran nanokawat Si tersebut, dan lapisan elektroda gerbang (G) setengah lingkaran yang menyelimuti lapisan oksida setengah lingkaran tersebut. Elektroda sumber (S) dan elektroda drain (D) diberikan di kedua ujung kanal nanokawat Si tersebut. Yang terakhir, Gambar 3.(c) adalah SNW FET dengan gerbang atas silinder penuh (cylindrical gate-all-around). Strukturnya sama dengan yang diberikan dalam Gambar 3.(b) hanya saja lapisan oksida dan gerbangnya menyelimuti lingkaran penuh nanokawat Si tersebut. Gambar 4 dan 5 adalah wujud nyata devais SNW FET tersebut [21,33].
Di samping nanokawat Si yang rebah di atas suatu bidang seperti dijelaskan sebelumnya, nanokawat Si dapat juga berdiri tegak seperti pilar-pilar. Landasan pilar-pilar nanokawat Si tersebut berfungsi sebagai drain (D). Dengan mengoksidasi sebagian sekeliling pilar nanokawat Si sehingga diperoleh oksida SiO2 dan kemudian membalut oksida tersebut dengan gerbang (G). Di ujung atas pilar nanokawat Si tersebut berfungsi sebagai elektroda sumber (S). Devais yang diperoleh disebut sebagai SNW VSGFET (silicon nanowire vertical surround-gate field-effect transistor) [34,35] seperti diberikan oleh skematik dalam Gambar 6. Salah satu wujud devais ini telah dibuat oleh [36] seperti diperlihatkan dalam Gambar 7.
3. Rekayasa Material Kanal MOSFET
Selain dengan melakukan rekayasa geometrinya, usaha-usaha yang dilakukan untuk menanggulangi masalah penciutan MOSFET tersebut dan sekaligus meningkatkan kecepatannya adalah dengan memadukan rekayasa geometri MOSFET dan material kanalnya. Dari bagian sebelumnya telah ditunjukkan devais geometri baru berbasis silikon seperti SNW FET dengan nanokawat Si horizontal dan SNW VSGFET yang menggunakan nanokawat Si vertikal. Ini secara tidak langsung mengatakan bahwa nanokawat semikonduktor selain Si dapat digunakan untuk membuat NW FET atau NW VSGFET. Beberapa material yang sudah terbukti dapat meningkatkan kecepatan devais, karena mobilitas material tersebut tinggi, adalah SiGe dan semikonduktor paduan III-V seperti GaN, GaP, GaAs, InN, InP, dan InAs tentu dapat dimanfaatkan dalam NW FET maupun NW VSGFET.
Devais NW FET dengan nanokawat yang terdiri dari kulit Si dan inti Ge, disingkat kulit/inti Si/Ge, telah direalisasikan dalam eksperimen [37]. Nanokawat Si/Ge seperti ditunjukkan dalam Gambar 8.(a) dibuat untuk membentuk gas lubang (hole) di dalam sumur kuantum inti Ge yang dikurung oleh kulit Si (Gambar 8.(b)). Gambar 8.(c) memberikan diagram skematik NWFET dengan elektroda sumber dan drain dari logam Ni serta gerbang Au. Kanalnya terbuat dari nanokawat Si/Ge dan oksidanya adalah ZrO2. Tampak atas devais tersebut diperoleh dengan SEM seperti diperlihatkan dalam Gambar 8.(d). Gerbang (G) bertumpang tindih dengan elektroda sumber (S) dan drain (D). Nanokawat Si/Ge terlihat melintang dari elektroda S ke D. Gambar 8.(e) memberikan citra TEM dari penampang lintang devais tersebut. Dengan menggunakan batang skala yang panjangnya 10 nm, terlihat bahwa nanokawat Si/Ge dalam devais NW FET tersebut memiliki diameter sekira 15 nm. Nanokawat dengan material campuran Si dan Ge (paduan SiGe) juga telah digunakan sebagai kanal dalam NW FET [38-40]. Gambaran lebih lengkap tentang sintesis serta sifat-sifat listrik dan mekanik dari nanokawat Si dan Ge diberikan dalam Ref. [41].
Dalam rangka merealisasikan NW FET yang dapat bekerja dalam frekuensi radio, beberapa hasil mutakhir telah dilaporkan. Gambar 9.(a) memberikan NW FET dengan kanal nanokawat GaN [42]. Oksida yang digunakan adalah Ga2O3 dan panjang gerbangnya 500 nm seperti ditunjukkan dalam Gambar 9.(b). Dengan struktur dalam Gambar 9 dan panjang gerbang 200 nm, frekuensi potong (fT) setinggi 75 GHz telah dicapai seperti diperlihatkan dalam Gambar 10. Dalam inset ditunjukkan bahwa frekuensi potong (fT) menurun sejalan dengan penambahan panjang gerbang (LG). Ini secara tak langsung mengatakan bahwa peningkatan frekuensi operasi dapat diwujudkan dengan penurunan panjang gerbang. Material semikonduktor paduan III-V lain dari nanokawat yang digunakan untuk dalam frekuensi radio adalah InAs [43,44]. NW VSGFET juga telah direalisasikan dengan nanokawat InAs vertikal dengan panjang gerbang 100 nm seperti diberikan dalam Gambar 11. Dengan struktur dalam Gambar 11, frekuensi potong (fT) setinggi 5,6 GHz telah dicapai seperti diperlihatkan dalam Gambar 12.
Sejak penemuan grafena (graphene) pada tahun 2004 [46] yang mewujudkan material dengan mobilitas yang sangat tinggi, devais MOSFET menggunakan kanal nanopita grafena (graphene nanoribbon= GNR) juga telah diwujudkan dalam eksperimen di laboratorium. Dengan mengikuti nomenklatur nama sebelumnya, devais ini disebut NR FET (nanoribbon FET). Khusus untuk kanal yang menggunakan GNR, devaisnya seringkali dinamakan GNR FET. Gambar 13 memberikan GNR FET; oksida yang digunakan adalah Al2O3 [47]. Terlihat di dalam Gambar 13.(a) ada 2 buah devais GNR FET dengan sebuah gerbang tunggal untuk meningkatkan arus drive dan transkonduktansinya. Di dalam Gambar 13.(b), jarak antara elektroda sumber (S) dan drain (D) adalah 500 nm dan gerbang atas menutupi celah sumber-drain dengan panjang gerbang LG 360 nm dan lebar kanal sekira 40 μm.
Gambar 13. (a) Penampang lintang skematik 2 buah devais GNR FET dengan sebuah gerbang tunggal (b) Citra SEM GNR FET; kanal antara sumber (S) dan drain (D) adalah nanopita grafena (GNR) [47].
Gambar 14 memberikan penguatan sebagai fungsi frekuensi untuk sebuah GNR FET dengan panjang gerbang 150 nm. Ditunjukkan bahwa frekuensi potong (fT) devais tersebut adalah 26 GHz. Garis putus-putus merupakan kebergantungan 1/f ideal untuk h21. Di dalam inset terlihat bahwa frekuensi potong meningkat tajam dengan penurunan panjang gerbang yang diberikan oleh hubungan fT sebanding dengan 1/LG2.
4. Ringkasan
Telah direview evolusi MOSFET yang semula berbentuk planar dan berbasis silikon. Sejalan dengan permintaan sistem-sistem yang semakin murah, kecil, dan cepat, devais MOSFET harus diciutkan ukurannya. Penciutan tidak dapat berlangsung terus karena ada batas fisik fundamental yang menghadang yaitu dimeni atomik. Sejak tahun 2000, devais MOSFET memasuki babak nanoteknologi karena panjang gerbangnya sudah menciut menjadi 100 nm. Penciutan terus berlanjut hingga oksida gerbang SiO2 mencapai batas fisik fundamentalnya yaitu sekira 0,7 nm. Agar penciutan dapat terus berlangsung, oksida gerbang SiO2 digantikan oleh tumpukan SiO2/dielektrik dengan tetapan dielektrik tinggi. Dengan kesadaran bahwa batas fisik fundamental suatu saat akan tercapai, namun tetap ingin memenuhi permintaan sistem-sistem yang semakin murah, kecil, dan cepat tersebut, geometri alternatif dan material alternatif untuk MOSFET terus dicari.
NW FET dan NW VSGFET adalah dua geometri alternatif untuk MOSFET konvensional, yang menggunakan nanokawat horizontal dan vertikal, secara berurutan. Material semikonduktor untuk kanal nanokawat pun sudah beragam selain silikon; di antaranya paduan silikon dan germanium serta paduan III-V seperti GaN dan InAs. Penemuan grafena yang memiliki mobilitas pembawa yang tinggi telah menginspirasi devais GNR FET.
5. Referensi
[1] Kahng, D. & Atalla, M. M., di IRE Solid-State Device Research Conference, Pittsburgh, 1960.
[2] Moore, G., Cramming More Components onto Integrated Circuits, Electronics, vol. 38 no. 8, April 19, 1965.
[3] Dennard, R. H., Gaensslen, F. H., Kuhn, L. & H. N. Yu, Design of Micron MOS Switching Devices, di IEEE International Electron Device Meeting, Washington, DC, 1972.
[4] Dennard, R. H., Gaensslen, F. H., Yu, H. N., Rideout, V. L., Bassous, E. & Le Blanc, A., Design of Ion-implanted MOSFET’s with Very Small Physical Dimensions, IEEE Journal of Solid-State Circuits, vol. SC-9, hh. 556-268, 1974.
[5] Baccarani, G., Wordeman, M. R. & Dennard, R. H., Generalized Scaling Theory and Its Application to a 1/4 Micrometer MOSFET Design, IEEE Transactions on Electron Devices, vol. ED-31, hh. 452–462, 1984.
[6] Lu, W., Xie, P. & Lieber, C. M., Nanowire Transistor Performance Limits and Applications, IEEE Transactions of Electron Devices, vol. 55, hh. 2859-2876, 2008.
[7] Muller, D. A., Sorsch, T., Moccio, S., Baumann, F. H., Evans-Lutterodt, K. & Timp, G., The Electronic Structure at the Atomic Scale of Ultrathin Gate Oxides, Nature, vol. 399, hh. 758-761 (1999).
[8] Schulz, M., The End of the Road for Silicon?, Nature, vol. 399, hh. 729-730 (1999).
[9] Khairurrijal, Mizubayashi, W., Miyazaki, S. & Hirose, M., Unified Analytic Model of Direct and Fowler-Nordheim Tunnel Currents through Ultrathin Gate Oxides, Applied Physics Letters, vol. 77, hh. 3580-3582, 2000.
[10] Hirose, M., Mizubayashi, W., Khairurrijal, Ikeda, M., Murakami, H., Kohno, A., Shibahara, K. & Miyazaki, S., Ultrathin Gate Dielectrics for Silicon Nanodevices, Superlattices & Microstructures, vol. 27, hh. 383-393, 2000.
[11] Khairurrijal, Mizubayashi, W., Miyazaki, S. & Hirose, M., Analytic Model of Direct Tunnel Current through Ultrathin Gate Oxides, Journal of Applied Physics, vol. 87, hh. 3000-3005, 2000.
[12] Noor, F. A., Abdullah, M., Sukirno & Khairurrijal, Comparison of Electron Transmittances and Tunneling Currents in an Anisotropic TiNx/HfO2/SiO2/p-Si(100) Metal-Oxide-Semiconductor (MOS) Capacitor Calculated Using Exponential- and Airy-Wavefunction Approaches and a Transfer Matrix Method, Journal of Semiconductors, vol. 31, hh. 400/1-5, 2010.
[13] Noor, F. A., Abdullah, M., Sukirno & Khairurrijal, Analysis of Electron Direct Tunneling Current through Very-Thin Gate Oxides in MOS Capacitors with the Parallel-Perpendicular Kinetic Energy Components and Anisotropic Masses, Brazilian Journal of Physics, vol. 40, hh. xx – yy, 2010, (in press).
[14] Noor, F. A., Abdullah, M., Sukirno, Khairurrijal, Ohta, A. & Miyazaki, S., Electron and Hole Components of Tunneling Currents through an Interfacial Oxide-High-k Gate Stack in Metal-Oxide-Semiconductor Capacitors, Journal of Applied Physics, vol. 108, hh. 093711/1-4, 2010.
[15] Noor, F. A., Darma, Y., Abdullah, M. & Khairurrijal, The Effect of Electron Incident Angle on Transmittance and Tunneling Current in an Anisotropic Metal-Oxide-Semiconductor Capacitor with High-K Dielectric Gate Stack, di American Institute of Physics (AIP) Conference Proceedings, vol. 1325, hh. 206-209, 2010.
[16] Noor, F. A., Abdullah, M., Sukirno & Khairurrijal, Simulation of Electron Transmittance and Tunneling Current in a Metal-Oxide-Semiconductor Capacitor with a High-K Dielectric Stack of HfO2 and SiO2 Using Exponential- and Airy-Wavefunction Approaches and a Transfer Matrix Method, Indonesian Journal of Physics, vol. 20, hh. 27-32, 2009.
[17] Khairurrijal, Noor, F. A., Abdullah, M., Sukirno & Miyazaki, S., Theoretical Study on Leakage Current in MOS with High-K Dielectric Stack: Effects of In-plane-Longitudinal Kinetic Energy Coupling and Anisotropic Masses, Transactions of Materials Research Society of Japan, vol. 34, hh. 291-295, 2009.
[18] Ieong, M., Doris, B., Kedzierski, J., Rim, K. & Yang, M., Silicon Device Scaling to the Sub-10-nm Regime, Science, vol. 306, hh. 2057-2060, 2004.
[19] Service, R. F., Is Silicon’s Reign Nearing Its End?, Science, vol. 323, hh. 1000-1002, 2009.
[20] International Technology Roadmap for Semiconductors (ITRS) – 2009 Edition. Situs: http://www.itrs.net/links/2009ITRS/Home2009.htm (diakses 29 Nopember 2010);
[21] Cui, Y., Zhong, Z., Wang, D., Wang, W. U., Lieber, C. M., High Performance Silicon Nanowire Field Effect Transistors, Nano Letters, vol. 3, hh. 149-152, 2003.
[22] Duan, X. Niu, C., Sahi, V., Chen, J., Parce, J. W., Empedocles, S. & Goldman, J. L., High-performance Thin-film Transistors Using Semiconductor Nanowires and Nanoribbons, Nature, vol. 425 no. 6955, hh. 274-278, 2003.
[23] Lieber, C. M. & Wang, Z. L., Functional Nanowires, MRS Bulletin, vol. 32, hh. 99–108, 2007.
[24] Lu, W. & Lieber, C. M., Semiconductor Nanowires, Journal of Physics D: Applied Physics, vol. 39, hh. R387–R406, 2006.
[25] Morales, A. M. & Lieber, C. M., A Laser Ablation Method for the Synthesis of Crystalline Semiconductor Nanowires, Science, vol. 279 (5348), hh. 208–211, 1998.
[26] Gates, B. D., Xu, Q., Stewart, M., Ryan, D., Willson, C. G. & Whitesides, G. M., New Approaches to Nanofabrication: Molding, Printing, and Other Techniques, Chemical Reviews, vol. 105, hh. 1171-1196, 2005.
[27] Lu, W., Xiang, J., Timko, B. P., Wu, Y. & Lieber, C. M., One Dimensional Hole Gas in Germanium/Silicon Nanowire Heterostructures, Proceedings of National Academy of Sciences (USA), vol. 102, hh. 10 046–10 051, 2005.
[28] Xiang, J., Lu, W., Hu, Y., Wu, Y., Yan, H. & Lieber, C. M., Ge/Si Nanowire Heterostructures as High-performance Field-effect Transistors,” Nature, vol. 441 no. 7092, hh. 489–493, 2006.
[29] Wu, Y., Cui, Y., Huynh, L., Barrelet, C. J., Bell, D. C. & Lieber, C. M., Controlled Growth and Structures of Molecular-scale Silicon Nanowires, Nano Letters, vol. 4, hh. 433–436, 2004.
[30] Iwai, H., Natori, K., Kakushima, K., Ahmet, P., Shiraishi, K., Iwata, J., Oshiyama, A., Yamada, K. & Ohmori, K., Si Nanowire Device and its Modeling, SISPAD 2010, hh. 63-66, 2010.
[31] Saito, T., Saraya, T. Inukai, T., Majimi, H., Nangumo, T. & Hiramoto, T., Suppression of Short Channel Effect in Triangular Parallel Wire Channel MOSFETs, IEICE Transactions on Electronics, vol. E85-C no. 5, hh. 1073–1080, 2002.
[32] Yu, B., Chang, L., Ahmed, S., Wang, H.., Bell, S., Yang, C. Y., Tabery, C., Ho, C., Xiang, Q., King, T. J., Bokor, J., Hu, C., Lin, M. R. & Kyser, D., FinFET Scaling to 10 nm Gate Length, di IEDM Technical Digests, hh. 251–254, 2002.
[33] Li, Q., Zhu, X., Yang, Y., Ioannou, D. E., Xiong, H. D., Suehle, J. S. & Richter, C. A., Design, Fabrication and Characterization of High-Performance Silicon Nanowire Transistors, di 8th IEEE Conference on Nanotechnology (NANO '08), Arlington, 18-21 Agustus 2008, hh. 526-529, 2008.
[34] Goldberger, J., Hochbaum, A. I., Fan, R. & Yang, P., Silicon Vertically Integrated Nanowire Field Effect Transistors, Nano Letters, vol. 6 no. 5, hh.973-977, 2006.
[35] Schmidt, V., Riel, H., Senz, S., Karg, S., Riess, W. & Gösele, U., Realization of a Silicon Nanowire Vertical Surround-Gate Field-Effect Transistor, Small, vol. 2 no. 1, hh. 85-88, 2006.
[36] Björk, M. T., Hayden, O., Schmid, H., Riel, H. & Riess, W., Vertical Surround Gated Silicon Nanowire Impact Ionization Field-effect Transistors, Applied Physics Letters, vol. 90, hh. 142110-1/3, 2007.
[37] Xiang, J., Lu, W., Hu, Y., Wu, Y., Yan, H. & Lieber, C. M., Ge/Si Nanowire Heterostructures as High Performance Field-effect Transistors, Nature, vol. 441, hh. 489-493, 2006.
[38] Fang, W. W. Singh, N., Bera, L. K., Nguyen, H. S., Rustagi, S. C., Lo, G. Q., Balasubramanian, N. & Kwong, D.-L., Vertically Stacked SiGe Nanowire Array Channel CMOS Transistors, IEEE Electron Device Letters, vol. 28 no. 3, hh. 211-213, 2007.
[39] Jiang, Y., Singh, N., Liow, T. Y., Loh, W. Y., Balakumar, S., Hoe, K. M., Tung, C. H., Bliznetsov, V., Rustagi, S. C., Lo, G. Q., Chan, D. S. H. & Kwong, D. L., Ge-Rich (70%) SiGe Nanowire MOSFET Fabricated Using Pattern-Dependent Ge-Condensation Technique. IEEE Electron Device Letters, vol. 29 no.6, hh. 595-598, 2008.
[40] Qi, C., Rangineni, Y., Goncher, G., Solanki, R., Langworthy, K. & Jordan, J., SiGe Nanowire Field Effect Transistors, Journal of Nanoscience and Nanotechnology, vol. 8 no. 1, hh. 457-460, 2008.
[41] Wu, X., Kulkarni, J. S., Collins,G., Petkov, N., Almecija, D., Boland, J. J., Erts, D. & Holmes, J. D., Synthesis and Electrical and Mechanical Properties of Silicon and Germanium Nanowires, Chemistry of Materials, vol. 20, hh. 5954–5967, 2008.
[42] Yu, J-W., Wu, Y-R., Huang, J-J. & Peng, L-H., 75GHz Ga2O3/GaN Single Nanowire Metal-Oxide-Semiconductor Field-effect Transistors, di Compound Semiconductor Integrated Circuit Symposium (CSICS), (Monterey, 3-6 Oktober 2010), hh. 1-4, 2010.
[43] Prost, W. & Tegude, F. J., Fabrication and RF Performance of InAs Nanowire FET, di Device Research Conference (DRC), 21-23 Juni 2010, hh. 279-282, 2010.
[44] Takahashi, T., Takei, K., Adabi, E., Fan, Z., Niknejad, A. M. & Javey, A., Parallel Array InAs Nanowire Transistors for Mechanically Bendable, Ultrahigh Frequency Electronics”, ACS Nano, vol. 4, hh. 5855-5860, 2010.
[45] Egard, M., Johansson, S., Johansson, A.-C., Persson, K.-M., Dey, A. W., Borg, B. M., Thelander, C., Wernersson, L.-E. & Lind, E., Vertical InAs Nanowire Wrap Gate Transistors with ft > 7 GHz and fmax > 20 GHz, Nano Letters, vol. 10, hh. 809-812, 2010.
[46] Novoselov, K. S., Geim, A. K., Morozov, S. V., Jiang, D., Zhang, Y., Dubonos, S. V., Grigorieva, I. V. & Firsov, A. A., Electric Field Effect in Atomically Thin Carbon Films, Science, vol. 306 no. 5696, hh. 666-669, 2004.
[47] Lin, Y-M., Jenkins, K. A., Valdes-Garcia, A., Small, J. P., Farmer, D. B. & Avouris, Ph., Operation of Graphene Transistors at Gigahertz Frequencies, Nano Letters, vol. 9 no. 1, hh. 422-426, 2009.
Tidak ada komentar:
Posting Komentar